Retour à la page Emplois & stages Publié le 16/10/2018

Ingénieur Vérification circuit intégré/UVM

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Lieu : Toulouse

Région : Languedoc-Roussillon et Midi-Pyrénées

Rattachement : Apside Toulouse

Type d'offre : Emploi

Expérience : 2/5 ans

Activité : Systèmes embarqués, Ingénierie industrielle

Activités:

  • Vérification de blocs numériques pour un circuit intégré Mixed-Signal
  • Développement d’environnement de vérification mixed mode
  • Développement et déverminage de test cases et des checkers

 

Profil:

  • Connaissance des circuits numériques
  • Maîtrise de l’Universal Verification Methodology (UVM) obligatoire
  • Langage de scripts et d’automatisation sous Unix (Python ou langages similaires)
  • System Verilog, Verilog RTL, UVM
  • Cadence Incisiv
  • Processus et cycle de développement d’un circuit intégré
  • Outils et méthodologies avancés de vérification (System Verilog, UVM, E, SVA)
  • Système de contrôle de version (DesignSync)
  • Anglais courant
  • Au moins 2 ans d’expérience

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